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CS4341A
30
DS582F2
SWITCHING SPECIFICATIONS - CONTROL PORT INTERFACE
(Inputs: Logic 0 = AGND, Logic 1 = VA)
Notes: 7. Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
8. See “Rise Time for Control Port Clock” on page 11. for a recommended circuit to meet rise time
specification.
Parameter
Symbol
Min
Max
Unit
I2C Mode
SCL Clock Frequency
fscl
-
100
kHz
RST Rising Edge to Start
tirs
500
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
-
s
Clock Low time
tlow
4.7
-
s
Clock High Time
thigh
4.0
-
s
Setup Time for Repeated Start Condition
tsust
4.7
-
s
SDA Hold Time from SCL Falling
(Note 7)
thdd
0-
s
SDA Setup time to SCL Rising
tsud
250
-
ns
Rise Time of SCL
(Note 8)
trc
-25
ns
Fall Time SCL
tfc
-25
ns
Rise Time of SDA
trd
-1
s
Fall Time SDA
tfd
-300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
t
buf
t
hdst
t
hdst
t
lo w
t r
t f
t
hdd
t
high
t sud
t sust
t susp
Stop
S ta rt
Sta rt
Stop
R e p eated
SDA
SC L
t irs
RS T
Figure 19. Control Port Timing - I2C Mode
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